Package Architecture 및 Spec 정의부터 Substrate 설계, SI/PI 최적화, Design Release, 양산 준비까지 Package 설계·개발 전반을 주도합니다. IC 설계팀, 고객사, OSAT, Substrate 공급사 등 공급망 파트너와 긴밀히 협업하여, 제품 성능과 일정 요구사항을 충족하는 안정적이고 양산성 높은 Package 솔루션을 제공합니다.
Substrate Stack-up, Bump/Ball Map, Layer Assignment, Signal Routing, Power/Ground Distribution 등 Package Substrate 설계
제품 요구사항 및 Logic·PD팀, 고객사, OSAT 등의 기술 입력에 기반한 Package 요구사항 및 Spec 정의
IC PD 및 SI/PI 엔지니어와 협업한 Die I/O, Package/Bump Map, Power Delivery 구조 검토 및 최적화
OSAT 및 Substrate 공급사와의 Design Review, Design Rule/DFM Check를 통한 양산성·설계 품질 확보
프로젝트 일정에 맞춘 Package 설계, 리뷰 및 Design Release
공급망 파트너와 협업한 신규 Packaging 기술, 제조 역량 및 산업 동향 평가
반도체 Package 설계 경력 10년 이상
Cadence Allegro Package Designer(APD) 활용 역량
Package Routing, Signal Routing, Power/Ground Distribution 설계에 대한 깊은 이해
반도체 Package 기술, Substrate 소재, Assembly 공정, Design Rule 및 제조 제약 조건에 대한 이해
OSAT, Substrate 공급사 등 제조 파트너와의 협업 경험
원활한 커뮤니케이션 역량
SoC, ASIC 또는 고성능 반도체 제품 Package 설계 경험
2.5D Package 및 RDL/Si Interposer 설계 경험
글로벌 고객 대응이 가능한 영어 커뮤니케이션 가능
|
STEP 01
📄 서류전형
|
› |
STEP 02
💬 인터뷰 전형
|
› |
STEP 03
🤝 처우협의
|
› |
STEP 04
✓ 최종합격
|
※ 전형 절차는 포지션 및 상황에 따라 일부 변경될 수 있습니다.
제출하신 채용서류는 채용 목적 외의 용도로 사용하지 않습니다. 「채용절차의 공정화에 관한 법률」 제 11조에 따라 아래와 같이 채용서류의 반환을 청구하실 수 있습니다.
반환 청구 기간이 경과한 채용서류는 관련 법령에 따라 별도의 보존 의무가 있는 경우를 제외하고 「개인정보 보호법」에 따라 지체 없이 파기합니다.